A 14-nm Ultra-Low Jitter Fractional-N PLL Using a DTC Range Reduction Technique and a Reconfigurable Dual-Core VCO

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标题	A 14-nm Ultra-Low Jitter Fractional-N PLL Using a DTC Range Reduction Technique and a Reconfigurable Dual-Core VCO 采用DTC量程缩减技术和可重构双核VCO的14nm超低抖动分数N锁相环相关领域抖动压控振荡器锁相环相位噪声电子工程物理功勋数学电气工程光学电压工程类
网址	https://doi.org/10.1109/jssc.2021.3111134
DOI	10.1109/jssc.2021.3111134 doi
其它	期刊：IEEE Journal of Solid-state Circuits 作者：Wanghua Wu; Chih-Wei Yao; Chengkai Guo; Pei-Yuan Chiang; Lei Chen; et al 出版日期：2021-09-21
求助人	keysoz 在 2024-03-26 17:16:17 发布自上海，悬赏 10 积分
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