32.2 A 14nm Analog Sampling Fractional-N PLL with a Digital-to-Time Converter Range-Reduction Technique Achieving 80fs Integrated Jitter and 93fs at Near-Integer Channels

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标题	32.2 A 14nm Analog Sampling Fractional-N PLL with a Digital-to-Time Converter Range-Reduction Technique Achieving 80fs Integrated Jitter and 93fs at Near-Integer Channels 32.2采用数时转换器范围缩小技术的14nm模拟采样分数N PLL，在接近整数通道实现80fs积分抖动和93fs 相关领域锁相环抖动压控振荡器相位噪声电子工程 PLL多位三角积分调变量化（信号处理）控制理论（社会学）采样（信号处理）过采样计算机科学 CMOS芯片物理探测器工程类算法电气工程电信电压控制（管理）人工智能
网址	https://doi.org/10.1109/isscc42613.2021.9365850
DOI	10.1109/isscc42613.2021.9365850 doi
其它	期刊：2022 IEEE International Solid- State Circuits Conference (ISSCC) 作者：Wanghua Wu; Chih-Wei Yao; Chengkai Guo; Pei-Yuan Chiang; Pak-Kim Lau; et al 出版日期：2021-02-13
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