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 16.1 A 265μW Fractional-N Digital PLL with Seamless Automatic Switching Subsampling/Sampling Feedback Path and Duty-Cycled Frequency-Locked Loop in 65nm CMOS 16.1 265μW小数N数字环路，采用65纳米互补型互补采样/采样反馈路径和占空比锁频环
相关领域
锁相环
PLL多位
电子工程
CMOS芯片
数控振荡器
DPLL算法
计算机科学
时钟恢复
时钟频率
低功耗电子学
功率（物理）
相位噪声
工程类
抖动
功率消耗
时钟信号
变频振荡器
物理
量子力学
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| 其它 |
期刊：2022 IEEE International Solid- State Circuits Conference (ISSCC) 作者：Hanli Liu; Zheng Sun; Hòngyé Huáng; Wei Deng; Teerachot Siriburanon; et al 出版日期：2019-02-01 |
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