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 An 18.24-Gb/s, 0.93-pJ/bit Receiver With an Input-Level-Sensing CDR Using Clock-Embedded C-PHY Signaling Over Trio Wires 一种18.24 Gb/s、0.93 pJ/bit的三线带时钟嵌入式C-PHY信令的输入电平检测CDR接收机
相关领域
抖动
信号（编程语言）
物理
CMOS芯片
计算机科学
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电信
工程类
无线
物理层
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期刊：IEEE Journal of Solid-state Circuits 作者：Tae-Jin Kim; Jae-Woo Park; Hyun‐Wook Lim; Jae-Youl Lee; Jung-Hoon Chun 出版日期：2022-03-01 |
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