Design of joint reconfigurable hybrid adder and subtractor using FinFET and GnrFET technologies

减法器 加法器 多路复用器 CMOS芯片 进位保存加法器 计算机科学 串行二进制加法器 电子工程 重定时 并行计算 工程类 多路复用
作者
D. Rebecca Florance,B. Prabhakar
出处
期刊:Integration [Elsevier BV]
卷期号:88: 32-42 被引量:12
标识
DOI:10.1016/j.vlsi.2022.09.002
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