A CMOS Charge Pump Circuit with Adjustable Output

본 논문에서는 다양한 VCO 의 제어 전압의 크기에 적합한 출력 전압을 제공하여 PLL 주파수 제어를 용이하게 하기 위하여 CMOS CP (Charge Pump) 집적 회로를 제안하였다. 제안한 CP 회로는 회로의 하단에 가변 저항을 삽입하여 그 가변 저항에 발생하는 전압 강하로 인하여 출력단에 가변 된 전압과 전류가 발생하여 CP 회로 출력단에 연결된 LPF 회로를 통하여 다양한 VCO 의 입력 제어 전압의 요구 조건에 적합하고 안정된 제어 신호를 공급한다. 본 논문의 CP 회로의 구조는 특히 VCO 가 요구하는 입력 제어 전압은 높으나 CMOS CP 회로의 항복 전압이 낮아서 CMOS CP 회로 자체에 인가되는 직류 전원 전압을 낮게 제한하여야 하는 경우에 CMOS CP 회로에 인가되는 전압은 CMOS CP 회로의 항복 전압보다 낮게 유지하면서도 CMOS CP회로의 항복 전압보다 훨씬 높은 제어 전압을 공급할 수 있다. 이 경우 Active LPF 회로와 비교했을 때 저항 하나만으로 능동소자를 활용할 때와 유사한 성능을 낼 수 있다는 점에서 Active LPF 회로와 차별 점을 둘 수 있다. 컴퓨터 시뮬레이션을 기반으로 설계하여 제작한 CMOS CP 회로는 두 대의 Signal Generator 를 활용하여 측정하고, 시뮬레이션 결과와 이론적 계산 결과를 비교하여 검증하였다. 제안한 CP 회로는 삽입 저항값이 7.15 kΩ 이고 전원 전압이 3 V, 4.45 V 일 때 CP 회로 입력에 인가되어 내부 스위치 제어에 의해 발생하는 펄스의 최대 값인 0.16 V 의 12 배, 20 배인 2.09 V, 3.34 V 의 출력 평균 전압을 측정하였다. 본 논문에서 제안한 아이디어의 실용성을 입증하기 위하여 제안한 CMOS CP 회로로 PLL 시스템을 구현하여, PLL 시스템의 전원 전압이 4.5 V 일 때 1168.82 MHz 에서 locking 된 VCO 출력 신호를 측정하여 확인하였다. 본 논문에서 제안한 CMOS CP 회로는 65 nm CMOS 공정을 기반으로 구현하였다.