A 28-nm 75-fs rms Analog Fractional- $N$ Sampling PLL With a Highly Linear DTC Incorporating Background DTC Gain Calibration and Reference Clock Duty Cycle Correction

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标题	A 28-nm 75-fs rms Analog Fractional- $N$ Sampling PLL With a Highly Linear DTC Incorporating Background DTC Gain Calibration and Reference Clock Duty Cycle Correction 具有高线性DTC的28 nm 75fs RMS模拟分数N$采样PLL，包括背景DTC增益校准和基准时钟占空比校正相关领域锁相环抖动相位噪声算法采样（信号处理）线性计算机科学数学物理电子工程电信工程类探测器
网址	https://doi.org/10.1109/jssc.2019.2899726
DOI	10.1109/jssc.2019.2899726 doi
其它	期刊：IEEE Journal of Solid-state Circuits 作者：Wanghua Wu; Chih-Wei Yao; Kunal Godbole; Ronghua Ni; Pei-Yuan Chiang; et al 出版日期：2019-03-12
求助人	木木三在 2024-04-30 11:16:58 发布自四川，悬赏 10 积分
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