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A 16Gb/s/pin 0.51pJ/b Single-Ended NRZ Transceiver with Distributed Dual-Loop V DDQ -Ripple Compensation and Dynamic Clock Duty-Cycle Calibration for Memory Interfaces |
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期刊:2026 IEEE International Solid-State Circuits Conference (ISSCC) 作者:Yuchen He; Yunbin Luo; Yunzhengmao Wang; Tengyue Yi; Chen Jiang; et al 出版日期:2026-03-04 |
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(2025-6-4)