锁相环
dBc公司
相位噪声
CMOS芯片
分频器
偏移量(计算机科学)
电子工程
PLL多位
物理
计算机科学
电气工程
工程类
程序设计语言
作者
Marco Zanuso,Salvatore Levantino,Carlo Samori,A.L. Lacaita
标识
DOI:10.1109/isscc.2010.5433842
摘要
A 3.6 GHz digital fractional-N PLL combines a 4b TDC with digital element shuffling, and a 4b feedback phase interpolator with digital cancellation of mismatches. It achieves maximum in-band fractional spur of -57 dBc and in-band noise of -104 dBc/Hz at 400 kHz offset with 3 MHz bandwidth. The PLL draws 67 mA from a 1.2 V supply and occupies an active area of 0.4 mm 2 in 6 nm CMOS.
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